verilog2vhdl là một tiện ích được xây dựng cho những người muốn chuyển đổi một thiết kế Verilog hiện vào VHDL & nbsp;. Các VHDL tạo ra có thể không làm việc như là và có thể yêu cầu một số nhãn hiệu chỉnh để đảm bảo các kiểu dữ liệu phù hợp với VHDL. Điều này đã được phát triển trong Java (1.6.x) để làm cho nó nền tảng độc lập và đóng gói như một tập tin JAR thực thi. Nhấn vào đây để tải về miễn phí dịch này cho nền tảng Linux và bấm vào đây để tải về Windows.
Cách sử dụng:
verilog2vhdl -in simple_and.v -top simple_and_top out simple_and.vhd
OR
java -jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -in simple_and.v -top simple_and out output.vhd
Có công tắc khác như -only_entity để tạo ra chỉ là những thực thể correspomding để đầu quy định. Tương tự như vậy, có -only_component để tạo ra một bản tuyên bố thành phần tương ứng với các module quy định
Yêu cầu .
- Java 2 Standard Edition Runtime Environment
Bình luận không