Scheture

dự án Scheture là gói chụp giản đồ của chúng tôi. Các gói phần mềm được xây dựng trên đỉnh của cơ sở dữ liệu tương tự như tất cả các sản phẩm Stabie-Soft khác. Việc soạn thảo sơ đồ xử lý các trường hợp lặp, chân bus'ed và dây điện, thông số đi qua vv
Phiên bản sản xuất mới nhất của Scheture là 3.3.1, xin vui lòng tải về nếu bạn sử dụng một phiên bản cũ hơn để có được các bản cập nhật mới nhất và sửa lỗi.
Có lẽ một trong những tính năng tốt nhất là khả năng scheture để tạo ra một sơ đồ (và biểu tượng) từ các định dạng netlist như Verilog hoặc gia vị. Hãy cho nó một ổ đĩa thử nghiệm 30 ngày và xem nếu nó là đúng cho bạn. Xem trang giá để biết chi tiết về đánh giá 30 ngày miễn phí của chúng tôi

Tính năng .

• Kiểm soát tài khoản của tất cả các đối tượng màu sắc và phông chữ .
• Kiểm soát vị trí, kích thước, font chữ, màu sắc của màn hình bất động sản của các biểu tượng.
• Một vị trí cụ thể của một biểu tượng có thể ghi đè lên vị trí hiển thị bất động sản, kích thước, font hay màu sắc.
• kết nối ngầm của chân biểu tượng bằng tên có thể cho sơ đồ cụ thể.
• Trong sơ đồ ở đây, lưu ý số lượng lớn các kết nối được thực hiện với loại kết nối này. Không có kết nối rõ ràng với số lượng lớn được rút ra, nhưng tất cả bulks không có liên quan sẽ được kết nối bằng tên trong sơ đồ này mà thôi.
• kết nối toàn cầu tiềm ẩn của biểu tượng ghim có thể.

Tính
• Symbol có thể được thiết lập chỉ để trưng bày (IE bỏ qua bởi netlister).
• phát Symbol.
• tracing Net thông qua các hệ thống phân cấp.
• giá trị tài sản & quot; đẩy & quot; xuống như vậy trong bối cảnh hiển thị các thuộc tính có sẵn.
• Extractor.
• Hierarchical Verilog ra.
• Hierarchical gia vị ra.
• Hierarchical đập vỡ ra. (Đối với SMASH hỗn hợp chế độ mô phỏng của Dolphin).
• Netlist để tạo sơ đồ để xây dựng một sơ đồ từ một netlist.
• Mẫu nor3 và bộ cộng. Cả hai sơ đồ đã được xây dựng hoàn toàn tự động từ netlists gia vị. Lưu ý Verilog cũng có thể được tự động tạo ra cho thăm dò chéo hoặc trực quan của HDL.
• phát sơ đồ mạng ký sinh để hình dung một mạng R / C ròng của chiết xuất.
• Giao diện với sản phẩm RVE Mentor. Cross-thăm dò giữa bố trí & sơ đồ.
• Interfaces để mở xem dạng sóng nguồn GWave.
• User thứ tự cổng được chỉ định sẵn cho subcircuits gia vị và nguyên thủy Verilog.
• Vẽ, và bao gồm một lệnh để vẽ tất cả các sơ đồ trong một thư viện.
• thư viện mẫu của các biểu tượng cung cấp.
• Miễn phí nâng cấp sau khi mua

là gì mới trong phiên bản này:

• Tạo ra các file PDF cho một sơ đồ, hệ thống phân cấp sơ đồ, hoặc toàn bộ thư viện. Nếu sơ đồ của biểu tượng được bao gồm trong cùng một PDF, sau đó vị trí biểu tượng được liên kết đến các sơ đồ trong tập tin dễ dàng điều chỉnh. Một ví dụ đơn giản.
• Một chế độ keypoint mới đã được thêm vào để bắt đầu các lệnh thông qua một bấm phím nóng có thể có điểm đầu tiên của họ vào nếu cần thiết tại các vị trí của các phím bấm.

Thư viện
• Reference có thể được biểu tcl cho phép các thư viện biểu tượng được di chuyển dễ dàng.
• New ECL thuật toán transistor placer trong hệ sơ đồ từ netlist.

là gì mới trong phiên bản 3.3.7:

• phát hành này thêm một lệnh nhanh chóng vô tướng để cập nhật dây , tên pin, và biểu tượng trực tiếp trên màn hình.
• Các lệnh mới có thể thay đổi biểu tượng giá trị tham số như W / L quá.
• Sau khi gọi lệnh mới, chỉ cần nhấp chuột vào tên hoặc tham số giá trị.
• Một con trỏ sẽ được hiển thị trên cửa sổ, và bạn có thể bắt đầu nhập.
• Keys như mũi tên và xóa di chuyển con trỏ trên màn hình.
• Điều này là đơn giản và nhanh hơn để sử dụng hơn so với giao diện dựa trên hình thức hiện có để thay đổi các giá trị này.